technická kybernetika --- FPGA obvody

Práce se zabývá testování programovatelných obvodů. Dosavadní metody testování FPGA obvodů nejsou realizovatelné na moderních FPGA nebo pouze za cenu vysoké režie. Navržená metoda je určena k aplikačně závislému testování FPGA obvodů. Cílem metody je minimalizace režie času, paměti a zdrojů obvodu. Je využito částečné dynamické rekonfigurace, moderních ATPG a komprese testovacích vektorů. Doctoral thesis focuses on programmable devices testing. Nowadays FPGA testing methods are not implementable on modern FPGA or only with high overhead. Presented method utilizes application dependent FPGA testing. Main contribution of the method is minimization of time, memory and FPGA resource overhead. To achieve this goal, the method utilizes dynamic partial reconfiguration, modern ATPG tools and test stimuli compression.

Aplikačně závislé testování FPGA obvodu